用 AI 設計 AI 晶片成真？Cadence 推 ChipStack 晶片設計代理 |
作者
蘇 子芸|發布日期
2026 年 02 月 11 日 10:58 |
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Tag Archives: Cadence
台積電 N3P 製程加持，Cadence 第三代通用小晶片互連 IP 解決方案完成投片 |
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作者
Atkinson|發布日期
2025 年 12 月 23 日 7:30 |
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人工智慧（AI）、高效能運算（HPC）以及大規模資料中心架構對運算能力的渴求達到前所未有的高度，半導體產業正加速向「小晶片」（Chiplet）設計轉型。半導體電子設計廠商 Cadence（益華電腦） 於近日正式宣布，第三代通用小晶片互連（Universal Chiplet Interconnect Express, UCIe）IP 解決方案已成功於台積電 N3P 先進製程技術完成投片（Tapeout）。這項里程碑不僅標誌著每通道速度達到業界領先的 64 Gbps，更為下一波 AI 創新奠定了堅實的硬體基礎。
EDA 大廠 Cadence 財報讚、調高年度營收與盈餘預測 |
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作者
MoneyDJ|發布日期
2025 年 07 月 29 日 12:15 |
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美國電子設計自動化（EDA）工具與半導體 IP 領先供應商益華電腦（Cadence Design Systems, Inc.）美股 7 月 28 日盤後公布 2025 年第二季（截至 2025 年 6 月 30 日為止）財報：營收年增 20.2% 至 12.75 億美元，非一般公認會計原則（Non-GAAP）每股稀釋盈餘年增 28.9% 至 1.65 美元。 繼續閱讀..
涉及國安敏感技術出口，益華電腦擬與美政府達成 1.4 億美元和解協議 |
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作者
TechNews 編輯台|發布日期
2025 年 07 月 29 日 10:30 |
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Cadence 攜手工研院，打造全台首創 3D-IC 智慧系統設計與驗證服務平台 |
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作者
TechNews|發布日期
2025 年 05 月 15 日 14:55 |
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全球電子設計創新領導廠商益華電腦 (Cadence) 今 (15) 日宣布，與經濟部產業技術司攜手合作的「全流程智慧系統設計實現自動化研發夥伴計畫」締造重大里程碑。此計畫成功協助工研院建構全台首創的「全流程 3D-IC 智慧系統設計與驗證服務平台」，推出 3D 異質堆疊晶片設計服務(3D-IC Turnkey Design Service)、異質整合封裝驗證流程與共乘服務 (Heterogeneous Integration Shuttle Service)、記憶體-邏輯堆疊 (Memory-on-Logic) AI 晶片技術 MOSAIC，並勇奪2024年全球百大科技研發獎。
3D-IC/Chiplet 技術論壇首登場！Cadence 偕生態夥伴迎接新半導體典範轉移 |
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作者
TechNews|發布日期
2025 年 03 月 24 日 9:00 |
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隨著 AI/HPC 高效能晶片需求的快速成長，當前半導體產業的設計思維也開始從單晶片轉向多晶片平行運算，一時之間，3D-IC/Chiplet 技術成為突破傳統設計瓶頸、加速創新與縮短上市時間的關鍵。身為 EDA 領導者的 Cadence 首度舉辦 3D-IC/Chiplet 技術論壇，邀請生態系統夥伴與業界專家，共同探討 3D-IC/Chiplet 設計的最新發展趨勢、關鍵技術挑戰與市場成長契機。 繼續閱讀..
聯發科與 Cadence 及 NVIDIA 攜手合作，加速 2 奈米設計 |
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作者
Atkinson|發布日期
2025 年 02 月 17 日 16:15 |
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